Опыт работы с САПР компаний: Cadence (Virtuoso SE, ADE, Spectre, Ultrasim, RTL Compiler, NCSim); Synopsys (HSPICE, Custom Designer SE и LE, Design Compiler, IC Compiler, VCS, PrimeTime, TCAD); Altera Quartus, Xilinx Vivado. Академическое знакомство с полным маршрутом проектирования Synopsys, включая DFT и Low Power Design. Знание Verilog/SystemVerilog. Умение адаптировать RTL код для реализации в FPGA, отлаживать RTL на FPGA прототипе, работать с интерфейсами. Опыт разработки и ведения проектов на FPGA Altera (серии Cyclone, Arria), Xilinx (серии Kintex, Zynq). Знание Bash, TCL, Python. Умение работать с UNIX/Linux, SVN. |